基于cadence的全加器设计报告(2)

(5)选择控制，可以只检查某几条规则或者只检查某个单元

验证结果如下图。

图3 DRC验证图

DRC验证是为了检验设计的版图是否满足设计规则检查。如图所示，所画版图通过了DRC验证，没有错误。 LVS验证：

LVS检查是为了验证所画的版图和原理图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。LVS 能够把每一个网络转化为一个电路模型。

LVS 工具包括下列的检查：

（1）版图与版图：版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。

（2）逻辑与逻辑：逻辑与逻辑（SVS）是 LVS 的一部分，它是来比较两个逻辑图的。

（3）版图与逻辑：版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图。在晶体管级的连接是否正确，并以报告的形式列出差异之处。本电路的LVS验证图如下图所示。

图4 LVS验证图

从图中可以看出，全加器的版图和原理图匹配，满足LVS验证。这样就证明了版图的正确性与可操作性。

五、结果分析

我们设计的是全加器，最终的电路功能就要满足表1所示的电路功能，对我们设计的电路进行结果分析，得到其输入-输出的波形图，如下图所示。

图5 输入-输出波形图

观察波形图，上面的三个波形为三个输入端（两个输入端与一个进位端），

下面的两个波形分别为全加器的输出结果，输出端和进位端。我们看到，设计的全加器电路满足设计要求，并且达到了表1所示真值表的对应关系。

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